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SEMI OpenIR  > 中国科学院半导体研究所(2009年前)  > 会议论文

题名: Scan test in 18x8 bits Booth Coding-Wallace Tree multiplier
作者: Wang DH;  Ruan J;  Li YG;  Hou CH
出版日期: 2001
会议日期: OCT 23-25, 2001
摘要: Scan test can be inserted around hard IP cores that have not been designed with DFT approaches. An 18x18 bits Booth Coding-Wallace Tree multiplier has been designed with full custom approach with 0.61 m CMOS technology. When we reuse the multiplier in another chip, scan chain has been inserted around it to increase the fault coverage. After scan insertion, the multiplier needs 4.7% more areas and 24.4% more delay time, while the fault coverage reaches to 95%.
会议名称: 4th International Conference on ASIC
会议文集: 2001 4TH INTERNATIONAL CONFERENCE ON ASIC PROCEEDINGS
专题: 中国科学院半导体研究所(2009年前)_会议论文

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Wang DH; Ruan J; Li YG; Hou CH .Scan test in 18x8 bits Booth Coding-Wallace Tree multiplier .见:IEEE .2001 4TH INTERNATIONAL CONFERENCE ON ASIC PROCEEDINGS,345 E 47TH ST, NEW YORK, NY 10017 USA ,2001,624-627
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